کد مقاله کد نشریه سال انتشار مقاله انگلیسی ترجمه فارسی نسخه تمام متن
425050 685675 2006 7 صفحه PDF 13 صفحه WORD دانلود کنید
عنوان انگلیسی مقاله
Bioinformatic searches using a single-chip shared-memory multiprocessor
ترجمه فارسی عنوان
جستجوهای بیوانفورماتیکی با استفاده از یک چندپردازندۀ تک تراشه‌ای حافظه اشتراکی
کلمات کلیدی
بیوانفورماتیک، چند پردازنده، مقیاس پذیر، رابط آسنکرون
فهرست مطالب مقاله
چکیدهکلیدواژه‌هامقدمه
سازماندهی سیستم
شکل1. یک بخش گذرگاه با یک پردازنده و سه جفت رابط آسنکرون. شکل2. رابط آسنکرون با بافر ورودی اختیاری
شکل3. جزئیات رابط آسنکرون با پهنای داده‌ای 1 بیت. 
شکل4. بخشی از یک گذرگاه، که به ترافیک تا ریشه رسیدگی می‌کند. 
شکل5. بخشی از گذرگاه، که به ترافیک خروجی از ریشه رسیدگی می‌کند. 
تحلیل عملکرد
جدول 1 : حداکثر نرخ‌های جستجوی قابل حصول برای یک رشتۀ جستجوی 500 کاراکتری
نتیجه‌گیری
ترجمه چکیده
ساختار چندپردازندۀ تک تراشه‌ای حافظه اشتراکی ارائه می‌شود که مخصوصا برای عملیات محاسباتی بیوانفورماتیکی مرسوم بسیار مناسب است. این ساختار از رابط‌های گذرگاه آسنکرون برای ایجاد یک روش طراحی مدار مجتمع بهره می‌برد که امکان مقیاس‌بندی چندپردازنده با تلاش بسیار کم طراحی را میسر می‌کند. جنبۀ کلیدی این روش طراحی این است که لازم نیست منابع طراحی و مساحت تراشه روی درخت کلاک به طور قابل توجه توسعه یابد. تحلیل الگوریتم همترازسازی اسمیت- واترمن که روی این ساختار اجرا می‌شود نشان دهندۀ این مطلب است که جریمۀ عملکرد ناشی از افزایش تاخیر در مقایسه با ساختار کاملا سنکرون ناچیز است.
موضوعات مرتبط
مهندسی و علوم پایه مهندسی کامپیوتر نظریه محاسباتی و ریاضیات
چکیده انگلیسی
A single-chip shared-memory multiprocessor architecture is introduced which is particularly well suited to common bioinformatic computing tasks. The architecture uses asynchronous bus interfaces to create an integrated circuit design methodology allowing for scaling of the multiprocessor with very little design effort. A key aspect of this design methodology is that it is not necessary to expend significant design resources and chip area on the clock tree. An analysis of the Smith–Waterman alignment algorithm running on this architecture shows that the performance penalty due to increased bus latency compared to a fully synchronous architecture is negligible
ناشر
Database: Elsevier - ScienceDirect (ساینس دایرکت)
Journal: Future Generation Computer Systems - Volume 22, Issues 1–2, January 2006, Pages 80–87
نویسندگان
, ,