کد مقاله کد نشریه سال انتشار مقاله انگلیسی ترجمه فارسی نسخه تمام متن
746470 1462220 2015 11 صفحه PDF 28 صفحه WORD دانلود کنید
عنوان انگلیسی مقاله ISI
Future of nano CMOS technology
ترجمه فارسی عنوان
آیندۀ فناوری نانو CMOS
فهرست مطالب مقاله
چکیده
مقدمهشکل 1. روند کاهش سایز برای مدارات مجتمع MOS.
محدودیت کاهش سایز
جریان پراکندگی خاموش punch-throughشکل 2. رابطۀ بین لایۀ تخلیه و جریان پراکندگی خاموش ‘punch-through’.شکل 3. ماسفت‌های قطبی و SOI به شدت باریک.شکل 4. ماسفت‌های قطبی و چندگیته.شکل 5. انواع مختلف ماسفت‌های چندگیته.
جریان پراکندگی خاموش زیرآستانهشکل 6. مشخصات Id-Vg با مقیاس خطی Id.شکل 7. مشخصات Id-Vg با مقیاس لگاریتمی Id.شکل 8. جریان تونل مستقیم بین سورس و درین.
تونل مستقیم بین سورس و درین
جریان پراکندگی اکسید گیت
حد کاهش سایزجدول 1 : پارامترهای مربوطه به LSI‌های منطقی آینده که توسط ITRS 2013 برای تجهیزات با عملکرد بالا پیش‌بینی شده است. نام تجاری همان نام فناوری به کار رفته برای شرکت‌های نیمه‌هادی است. Lg طول فیزیکی گیت، Vdd ولتاژ تغذیه است. مقادیر ITRS 2007 در پرانتز نوشته شده است. 
فناوری‌های نوین برای کاهش سایز
فناوری‌های اصلیشکل 9. ساختار و مواد کانال از گذشته تا به آینده.شکل 10. گذر گیت high-k از گذشته تا به آینده.
ماسفت‌های نانوسیمشکل 11. نسبت Ion/Ioff برای ماسفت‌های Si اخیراً منتشر شده.شکل 12. نسبت Ion/Ioff برای ماسفت‌های Si اخیراً منتشر شده [9]شکل 13. تحرک موثر برای ماسفت‌های SOI و گیت Ω [9].شکل 14. توزیع‌های شدت الکترونی شبیه‌سازی‌شده برای ماسفت‌های نانوسیم.
دی‌الکتریک‌های high-k سیلیکات Laشکل 15. دیاگرام طرح‌گونه برای واکنش رابط بین Si و high-k [16].شکل 16. نمای سطح مقطع TEM برای HfO2 و Si [16].شکل 17. نمای سطح مقطع TEM برای سیلیکات La و Si [16].شکل 18. جریان پراکندگی گیت و سیار بودن برای ماسفت‌های سیلیکات La.شکل 19. تحرک موثر وابسته به قطر نانوسیم.
مشکلات مربوط به چندگیته، SOI و High-k برای آیندهشکل 20. تحرک موثر وابسته به ضخامت Si برای ماسفت‌های SOI [18].شکل 21. سازوکار افت Id با کاهش قطر نانوسیم.شکل 22. دیاگرام باند وابسته به قطر نانوسیم [19].شکل 23. دیاگرام باند وابسته به شکل سطح مقطع [19].شکل 24. دیاگرام باند وابسته به شکل سطح مقطع [20].شکل 25. مسائل مربوط به توسعۀ انبارۀ گیت فلزی/ high-k.جدول 2 : ضخامت لایۀ Si و EOT پیش‌بینی شده توسط ITRS 2013 برای تجهیزات با عملکرد بالا. نام تجاری همان نام فناوری به کار رفته برای شرکت‌های نیمه‌هادی است. TSi ضخامت لایۀ Si برای ماسفت‌های چندگیته است. مقادیر ITRS 2007 در داخل پرانتز نوشته شده است
مشکل سورس و درینشکل 26. سیلیساید S/D منتشر شده و فلزی.شکل 27. S/D تجاوز شده توسط سیلیساید Ni.
نتیجه‌گیری
ترجمه چکیده
هرچند طی چهار دهۀ اخیر تجهیزات Si MOS عمده کاربردهای مدارات مجتمع را به خود اختصاص داده‌اند، اما پیش‌بینی شده است که پس از دهۀ آتی به دلیل مشکلات موجود در فناوری های مربوط به هر چه بیشتر کوچکتر کردن مقیاس و نیز به دلیل برخی محدودیت های اساسی ماسفت ‌ها، توسعۀ CMOS ها به حدود نهایی خود رسیده و متوقف شود. با این حال، هنوز نامزدها و موارد جایگزینی برای این مورد که بتوانند با هزینۀ پایین و عملکرد بهتر جایگزین Si MOSFETها شوند وجود ندارد. بنابراین، تا به این لحظه، به نظر می رسد ما باید تا پایان عمر تجهیزات Si MOSFETها به آنها تکیه کنیم. با افزایش جریان پراکندگی حالت خاموش بین سورس و درین، کاهش سایز محدود می‌شود. به منظور غلبه بر جریان پراکندگی حالت خاموش، جریان‌های چندگیته (FinFET، Tri-gate، و Si-nanowire MOSFETها) جایگزین ماسفت‌های قطبی مرسوم هستند، و خلاقیت پیوستۀ فناوری‌های گیت فلزی/ high-k باعث شده است EOT را بتوان در تولید به 9/0 نانومتر کاهش مقیاس داد. با این حال، مشخص شده است که ساختارهای چندگیته دارای مشکل آتی بزرگی چون کاهش قابل توجه هدایت و کاهش عرض fin هستند. همچنین به دلیل تنزل حرکت و قابلیت اطمینان، کاهش هرچه بیشتر EOT آسان نیست. علاوه بر این، توسعۀ لیتوگرافی EUV (ابَر فرابنفش)، که برای لیتوگرافی زیر 10 نانوثانیه ضروری به نظر می‌رسد، به دلیل شدت روشنایی ناکافی برای تولید، به طور چشمگیری تاخیر دارد. لذا، اکنون انتظار می‌رود نرخ کاهش طول گیت، که تاثیری شگرف روی جریان پراکندگی حالت خاموش دارد، در آیندۀ نزدیک کندتر شود.
موضوعات مرتبط
مهندسی و علوم پایه سایر رشته های مهندسی مهندسی برق و الکترونیک
چکیده انگلیسی
Although Si MOS devices have dominated the integrated circuit applications over the four decades, it has been anticipated that the development of CMOS would reach its limits after the next decade because of the difficulties in the technologies for further downscaling and also because of some fundamental limits of MOSFETs. However, there have been no promising candidates yet, which can replace Si MOSFETs with better performance with low cost. Thus, for the moment, it seems that we have to stick to the Si MOSFET devices until their end. The downsizing is limited by the increase of off-leakage current between source and drain. In order to suppress the off-leakage current, multi-gate structures (FinFET, Tri-gate, and Si-nanowire MOSFETs) are replacing conventional planar MOSFETs, and continuous innovation of high-k/metal gate technologies has enabled EOT scaling down to 0.9 nm in production. However, it was found that the multi-gate structures have a future big problem of significant conduction reduction with decrease in fin width. Also it is not easy to further decrease EOT because of the mobility and reliability degradation. Furthermore, the development of EUV (Extremely Ultra-Violet) lithography, which is supposed to be essential for sub-10 nm lithography, delays significantly because of insufficient illumination intensity for production. Thus, it is now expected that the reduction rate of the gate length, which has a strong influence on the off-leakage current, will become slower in near future.
ناشر
Database: Elsevier - ScienceDirect (ساینس دایرکت)
Journal: Solid-State Electronics - Volume 112, October 2015, Pages 56–67
نویسندگان
,