کد مقاله | کد نشریه | سال انتشار | مقاله انگلیسی | نسخه تمام متن |
---|---|---|---|---|
748163 | 894740 | 2009 | 9 صفحه PDF | دانلود رایگان |
عنوان انگلیسی مقاله ISI
Low-voltage scaling limitations for nano-scale CMOS LSIs
دانلود مقاله + سفارش ترجمه
دانلود مقاله ISI انگلیسی
رایگان برای ایرانیان
موضوعات مرتبط
مهندسی و علوم پایه
سایر رشته های مهندسی
مهندسی برق و الکترونیک
پیش نمایش صفحه اول مقاله
چکیده انگلیسی
The minimum operating voltage (Vmin) of nano-scale LSIs is investigated, focusing on logic gates, SRAM cells, and DRAM sense amplifiers in LSIs. The Vmin, which is governed by SRAM cells, rapidly increases as devices are miniaturized due to the ever-larger variations in the threshold voltage (VT) of MOSFETs. The Vmin, however, is reduced to the sub-1-V region by using repair techniques and new MOSFETs (e.g., FD-SOIs and/or high-k metal gates) that can reduce VT variations.
ناشر
Database: Elsevier - ScienceDirect (ساینس دایرکت)
Journal: Solid-State Electronics - Volume 53, Issue 4, April 2009, Pages 402–410
Journal: Solid-State Electronics - Volume 53, Issue 4, April 2009, Pages 402–410
نویسندگان
Kiyoo Itoh, Masashi Horiguchi,