کد مقاله | کد نشریه | سال انتشار | مقاله انگلیسی | نسخه تمام متن |
---|---|---|---|---|
4956681 | 1444589 | 2017 | 12 صفحه PDF | دانلود رایگان |
عنوان انگلیسی مقاله ISI
Low-power and high-speed shift-based multiplier for error tolerant applications
ترجمه فارسی عنوان
ضریب قدرت کم و سرعت بالا برای برنامه های تحمل کننده خطا
دانلود مقاله + سفارش ترجمه
دانلود مقاله ISI انگلیسی
رایگان برای ایرانیان
کلمات کلیدی
تعدیل کننده، برنامه های مقاوم در برابر خطا، کم قدرت، مدل خطا تغییر و افزودن، رمز عبور ترانزیستور منطق، مدارهای یکپارچه،
موضوعات مرتبط
مهندسی و علوم پایه
مهندسی کامپیوتر
شبکه های کامپیوتری و ارتباطات
چکیده انگلیسی
We propose a new multiplier design that fulfills the need for low-power circuit blocks used in error-tolerant applications on energy-constrained devices. The design trades accuracy for higher speed, lower energy consumption, and lower transistor count. The average relative error of an N-bit multiplier is modeled as a function of N and saturates at a constant (around 17%) as the multiplier width increases. An 8-bit implementation simulated in HSPICE achieved almost 90% energy savings for a random sample of operands as compared to a conventional parallel multiplier. The design is flexible whereby simple variations to the circuit structure lead to a perfectly accurate multiplier. Tests performed on multimedia applications such as JPEG compression showed a promising outcome.
ناشر
Database: Elsevier - ScienceDirect (ساینس دایرکت)
Journal: Microprocessors and Microsystems - Volume 52, July 2017, Pages 566-574
Journal: Microprocessors and Microsystems - Volume 52, July 2017, Pages 566-574
نویسندگان
Sami Malek, Sarah Abdallah, Ali Chehab, Imad H. Elhajj, Ayman Kayssi,