کد مقاله | کد نشریه | سال انتشار | مقاله انگلیسی | نسخه تمام متن |
---|---|---|---|---|
453889 | 695051 | 2007 | 15 صفحه PDF | دانلود رایگان |
عنوان انگلیسی مقاله ISI
Hardware architectures for the Tate pairing over GF(2m)
دانلود مقاله + سفارش ترجمه
دانلود مقاله ISI انگلیسی
رایگان برای ایرانیان
کلمات کلیدی
موضوعات مرتبط
مهندسی و علوم پایه
مهندسی کامپیوتر
شبکه های کامپیوتری و ارتباطات
پیش نمایش صفحه اول مقاله
![عکس صفحه اول مقاله: Hardware architectures for the Tate pairing over GF(2m) Hardware architectures for the Tate pairing over GF(2m)](/preview/png/453889.png)
چکیده انگلیسی
In this paper two different approaches to the design of a reconfigurable Tate pairing hardware accelerator are presented. The first uses macro components based on a large, fixed number of underlying Galois Field arithmetic units in parallel to minimise the computation time. The second is an area efficient approach based on a small, variable number of underlying components. Both architectures are prototyped on an FPGA. Timing results for each architecture with various different design parameters are presented.
ناشر
Database: Elsevier - ScienceDirect (ساینس دایرکت)
Journal: Computers & Electrical Engineering - Volume 33, Issues 5–6, September–November 2007, Pages 392–406
Journal: Computers & Electrical Engineering - Volume 33, Issues 5–6, September–November 2007, Pages 392–406
نویسندگان
Maurice Keller, Robert Ronan, William Marnane, Colin Murphy,