کد مقاله | کد نشریه | سال انتشار | مقاله انگلیسی | نسخه تمام متن |
---|---|---|---|---|
4971265 | 1450466 | 2017 | 6 صفحه PDF | دانلود رایگان |
عنوان انگلیسی مقاله ISI
A design of 10-bit, 10Â MS/s Pipelined ADC with Time-interleaved SAR
دانلود مقاله + سفارش ترجمه
دانلود مقاله ISI انگلیسی
رایگان برای ایرانیان
کلمات کلیدی
موضوعات مرتبط
مهندسی و علوم پایه
مهندسی کامپیوتر
سخت افزارها و معماری
پیش نمایش صفحه اول مقاله

چکیده انگلیسی
This paper presents a 10-bit, 10 MS/s pipelined ADC with a time-interleaved SAR. Owing to the shared multiplying-DAC between the flash ADC and the multi-channel-SAR ADC, the total capacitance of the SAR ADC is decreased by 93.75%. The proposed ADC architecture can therefore provide a higher resolution than the conventional time-interleaved flash-SAR ADC. The proposed 10-bit, 10 MS/s ADC achieves a 9.318-bit ENOB and a figure-of-merit of 357.11 fJ/conversion-step. The ADC that consumes 2.28 mW under a supply voltage of 1.2 V was fabricated in 0.13 µm CMOS and occupies an area of only 0.21 mm2.
ناشر
Database: Elsevier - ScienceDirect (ساینس دایرکت)
Journal: Microelectronics Journal - Volume 62, April 2017, Pages 79-84
Journal: Microelectronics Journal - Volume 62, April 2017, Pages 79-84
نویسندگان
ByeongGi Jang, Abbas Syed Hayder, SungHan Do, SungHun Cho, DongSoo Lee, YoungGun Pu, Keum Cheol Hwang, Youngoo Yang, Kang-Yoon Lee,