کد مقاله | کد نشریه | سال انتشار | مقاله انگلیسی | نسخه تمام متن |
---|---|---|---|---|
540264 | 871299 | 2009 | 10 صفحه PDF | دانلود رایگان |
عنوان انگلیسی مقاله ISI
A PLL-based synthesizer for tunable digital clock generation in a continuous-time ΣΔΣΔ A/D converter
دانلود مقاله + سفارش ترجمه
دانلود مقاله ISI انگلیسی
رایگان برای ایرانیان
کلمات کلیدی
موضوعات مرتبط
مهندسی و علوم پایه
مهندسی کامپیوتر
سخت افزارها و معماری
پیش نمایش صفحه اول مقاله
چکیده انگلیسی
In this paper, the design and implementation of a tunable clock synthesizer for driving two continuous-time ΣΔΣΔ ADCs has been carried out. A PLL-based solution, whose phase noise requirements are obtained from system level simulations, was implemented in a 0.35μm CMOS technology. The frequency of the clock ranges from 12 to 256 MHz with a minimum tuning step of 10kHz. The PLL phase noise is kept below -80dBc/Hz at 1 MHz offset for the entire output range, while drawing 2.2–5.6 mA from a 3.3 V supply voltage.
ناشر
Database: Elsevier - ScienceDirect (ساینس دایرکت)
Journal: Integration, the VLSI Journal - Volume 42, Issue 1, January 2009, Pages 24–33
Journal: Integration, the VLSI Journal - Volume 42, Issue 1, January 2009, Pages 24–33
نویسندگان
Jokin Segundo, Luis Quintanilla, Jesús Arias, Lourdes Enríquez, Jesús M. Hernández, José Vicente,