کد مقاله | کد نشریه | سال انتشار | مقاله انگلیسی | نسخه تمام متن |
---|---|---|---|---|
6945069 | 1450455 | 2018 | 7 صفحه PDF | دانلود رایگان |
عنوان انگلیسی مقاله ISI
An 8.2 fJ/conversion-step 9-bit 135â¯MS/s SAR ADC with redundant methods for acceleration
دانلود مقاله + سفارش ترجمه
دانلود مقاله ISI انگلیسی
رایگان برای ایرانیان
کلمات کلیدی
موضوعات مرتبط
مهندسی و علوم پایه
مهندسی کامپیوتر
سخت افزارها و معماری
پیش نمایش صفحه اول مقاله
چکیده انگلیسی
A 9-bit 135â¯MS/s SAR ADC utilizes a 1.5-bit acceleration method and a binary-scaled recombination weighting method in this paper. These two redundant methods are proposed to alleviate the settling requirement of the DAC circuit and to improve the operation speed of SAR ADC. Meanwhile, no extra capacitors or complex digital circuits are required in this ADC. The prototype ADC is fabricated in 65â¯nm CMOS technology with an active area of 0.027â¯mm2. Without any offset or capacitor mismatch calibration, the ADC achieves 8.7-ENOB at 2.4â¯MHz input and 8.4-ENOB at the Nyquist frequency, respectively. The measured SFDR maintains above 65â¯dB up to 250â¯MHz input and the measured ERBW reaches 250â¯MHz. The power consumption of the ADC core from 1.2â¯V supply is 0.46â¯mW and the FoM is 8.2 fJ/conversion-step at a 2.4â¯MHz input.
ناشر
Database: Elsevier - ScienceDirect (ساینس دایرکت)
Journal: Microelectronics Journal - Volume 73, March 2018, Pages 52-58
Journal: Microelectronics Journal - Volume 73, March 2018, Pages 52-58
نویسندگان
Yongzhen Chen, Fan Ye, Junyan Ren,