کد مقاله | کد نشریه | سال انتشار | مقاله انگلیسی | نسخه تمام متن |
---|---|---|---|---|
10411134 | 894548 | 2005 | 10 صفحه PDF | دانلود رایگان |
عنوان انگلیسی مقاله ISI
Parameter sensitivity for optimal design of 65Â nm node double gate SOI transistors
دانلود مقاله + سفارش ترجمه
دانلود مقاله ISI انگلیسی
رایگان برای ایرانیان
موضوعات مرتبط
مهندسی و علوم پایه
سایر رشته های مهندسی
مهندسی برق و الکترونیک
پیش نمایش صفحه اول مقاله

چکیده انگلیسی
Double gate fully depleted silicon-on-insulator (DGSOI) is recognized as a possible solution when the physical gate length Lg reduces to 25Â nm for the 65Â nm node on the ITRS CMOS roadmap. In this paper, scaling guidelines are introduced to optimally design a nanoscale DGSOI. For this reason, the sensitivity of the gate delay and on-off current ratio to each of the key geometric and technological parameters of the DGSOI are assessed and quantified using MixedMode simulations. The impact of the spacer length and doping gradient to the device and circuit performance are comprehensively investigated. It was found that the HP and LOP DGSOI could achieve the ITRS specification with a wider range of parameter combinations than the LSTP.
ناشر
Database: Elsevier - ScienceDirect (ساینس دایرکت)
Journal: Solid-State Electronics - Volume 49, Issue 6, June 2005, Pages 1034-1043
Journal: Solid-State Electronics - Volume 49, Issue 6, June 2005, Pages 1034-1043
نویسندگان
Tao Chuan Lim, G. Alastair Armstrong,