کد مقاله | کد نشریه | سال انتشار | مقاله انگلیسی | نسخه تمام متن |
---|---|---|---|---|
4970652 | 1450227 | 2017 | 15 صفحه PDF | دانلود رایگان |
عنوان انگلیسی مقاله ISI
A novel test compression algorithm for analog circuits to decrease production costs
ترجمه فارسی عنوان
الگوریتم فشرده سازی جدید برای مدارهای آنالوگ برای کاهش هزینه های تولید
دانلود مقاله + سفارش ترجمه
دانلود مقاله ISI انگلیسی
رایگان برای ایرانیان
کلمات کلیدی
آزمایش آنالوگ، جستجوی درخت تصادفی، بهینه سازی کارکردی تست استرس،
موضوعات مرتبط
مهندسی و علوم پایه
مهندسی کامپیوتر
سخت افزارها و معماری
چکیده انگلیسی
Minimizing the manufacturing test time for ICs is one of the main keys to reducing the product cost. We introduce a methodology for automated test compression for electrical stress testing of analog and mixed signal circuits. This methodology optimally extracts only portions of a functional test that electrically stress the nets and devices of an analog circuit. We model test compression as a problem of optimizing functional of the transient response. We present a random tree based approach to find the minimum for these computationally hard integrals, which corresponds to the optimally compressed analog test. We demonstrate with an op-amp, VCO, and CMOS inverter that the method consistently reduces the length of each test by an average of 93%. Our technology can compress tests in the presence of process variation and utilize parallel processing to speed up the compression algorithm.
ناشر
Database: Elsevier - ScienceDirect (ساینس دایرکت)
Journal: Integration, the VLSI Journal - Volume 58, June 2017, Pages 538-548
Journal: Integration, the VLSI Journal - Volume 58, June 2017, Pages 538-548
نویسندگان
Seyed Nematollah Ahmadyan, Suriyaprakash Natarajan, Shobha Vasudevan,