کد مقاله کد نشریه سال انتشار مقاله انگلیسی نسخه تمام متن
11020917 1715047 2018 8 صفحه PDF دانلود رایگان
عنوان انگلیسی مقاله ISI
A loadless 6T SRAM cell for sub- & near- threshold operation implemented in 28 nm FD-SOI CMOS technology
ترجمه فارسی عنوان
یک سلول SRAM 6T بدون بار برای عملکرد زیر حد آستانه و نزدیک به حد آستانه اجراشده در فن‌آوری 28 نانومتری FD-SOI CMOS
کلمات کلیدی
بدون بار، نزدیک حد آستانه ، کم قدرت، SRAM، سلول حافظه
فهرست مطالب مقاله
چکیده

کلمات کلیدی

1.مقدمه

2. روش شناسی

2.1. طراحی سلول حافظه ، ثبات و قابلیت اطمینان

2.1.1. طراحی سلول حافظه

2.1.2. Biase SNR سلول SRAM

2.1.3. ثبات را نگه دارید و بخوانید

2.1.4. قابلیت نوشتن

2.1.5. پایداری را برای سلولهای غیر قابل دسترس در ستون قابل دسترسی بنویسید

2.2. ماتریس حافظه ، منطق محیطی و زمان بندی

2.2.1. انتخاب ابعاد ماتریس حافظه

2.3 راه اندازی شبیه سازی

3. نتایج شبیه سازی

3.1 استحکام سلول 6T SRAM بدون بار

3.2 حداقل ولتاژ منبع تغذیه

3.3 مصرف انرژی و انرژی در سطح سیستم

4. بحث و نتیجه گیری
ترجمه چکیده
اکثر سلول‌های SRAM فوق‌العاده کم قدرت که در منطقه زیر حد آستانه و نزدیک آستانه کار می‌کنند، 8 یا تعداد بیشتری ترانزیستور را در هر سلول ذخیره‌سازی مستقر می‌کنند تا از ثبات اطمینان حاصل کنند. در این مقاله ما یک سلول حافظه خوانش تک‌سر با ولتاژ پایین، نوشتن افتراقی را پیشنهاد و طراحی می‌کنیم که از 6 ترانزیستور تشکیل شده است. ایده خلاقانه این است که با بهره‌برداری از ویژگی‌های فرآیند FDSOI 28 نانومتری و اضافه کردن یک Readbuffer 2 ترانزیستوری با خط زیرستون، چفت بدون بار 4 ترانزیستوری را وارد عرصه سلول‌های حافظه ولتاژ پایین کند. سلول به صورت مستقل و در سطح سیستم، در حین خواندن، نوشتن و حفظ عملکرد، پایدار است و به دلیل نوشتن افتراقی و ماهیت بدون بار بودن، قابلیت نوشتن بسیار خوبی دارد. گزینه NWELL تنها در FD-SOI 28 نانومتری به هسته اجازه می‌دهد تا از عرض دستگاه حداقل فاصله را داشته باشد و در عین حال زمان لازم برای ارزیابی خط بیت خوانده شده را بسیار بهبود بخشد. در این مقاله از سلول در 12 kb (217) SRAM در یک پیکربندی 16 بلوکی استفاده شده است که 3 نوع مختلف از کتابخانه‌های منطق را برای منطق پیرامونی سیستم مورد بررسی قرار داده است. بسته به کاربرد، منطق IO-پیرامونی می‌تواند با استفاده از ترانزیستورهای ولتاژ آستانه بالا یا ترانزیستورهای ولتاژ آستانه پایین انجام شود که در آن میزان مصرف برق سیستم 128 کیلوبایت از 1.31 میکرووات تا 71.09 میکرووات باشد، حداکثر فرکانس عملیاتی نهفته در آن در 1.87 مگاهرتز و 14.97 مگاهرتز است، در حالی که انرژی خوانش از 13.08 تا 75.21 fJ/operation/bit برای ولتاژ تامین 350 میلی ولت متغیر است. حداقل ولتاژ نگهداری سلول SRAM بدون بار، 230 mV است که از تغییرات را با شبیه‌سازی مونت کارلو پوشش می‌دهد.
موضوعات مرتبط
مهندسی و علوم پایه مهندسی کامپیوتر سخت افزارها و معماری
پیش نمایش مقاله
یک سلول SRAM 6T بدون بار برای عملکرد زیر حد آستانه و نزدیک به حد آستانه اجراشده در فن‌آوری 28 نانومتری FD-SOI CMOS
چکیده انگلیسی
Most ultra low power SRAM cells operating in the sub and near threshold region deploy 8 or more transistors per storage cell to ensure stability. In this paper we propose and design a low voltage, differential write, single ended read memory cell that consists of a total of 6 transistors. The innovative idea is to bring the loadless 4-transistor latch into the realm of low voltage memory cells by exploiting features of the 28 nm FDSOI Process and by adding a 2-transistor readbuffer with a footer line. Stand-alone and on a system level, the cell is stable during read, write and hold operations and it has great write-ability due to its differential write and loadless nature. The single NWELL option in 28 nm FD-SOI allows the loadless core to have minimal device widths while greatly improving the time it takes to evaluate the read bit-line. The cell has, in this paper, been used in a 128 kb (217) SRAM in a 16 block configuration exploring 3 different types of logic libraries for the peripheral logic of the system. Depending on the application, the IO-peripheral logic may be implemented using either high threshold voltage transistors or low threshold voltage transistors in where the power consumption of the 128 kb system was found to range from 1.31 µW to 71.09 µW, the maximum operational frequency lies within 1.87 MHz and 14.97 MHz while the read energy varies from 13.08 to 75.21 fJ/operation/bit for a supply voltage of 350 mV. The minimum retention voltage of the loadless SRAM cell is found to be 230 mV covering 5σ of variation with Monte Carlo simulations.
ناشر
Database: Elsevier - ScienceDirect (ساینس دایرکت)
Journal: Integration - Volume 63, September 2018, Pages 56-63
نویسندگان
, , ,