کد مقاله | کد نشریه | سال انتشار | مقاله انگلیسی | نسخه تمام متن |
---|---|---|---|---|
4951681 | 1441483 | 2017 | 19 صفحه PDF | دانلود رایگان |
عنوان انگلیسی مقاله ISI
Architecture level analysis for process variation in synchronous and asynchronous Networks-on-Chip
ترجمه فارسی عنوان
تجزیه و تحلیل سطح معماری برای تغییرات فرایند در شبکهای همزمان و ناهمزمان
دانلود مقاله + سفارش ترجمه
دانلود مقاله ISI انگلیسی
رایگان برای ایرانیان
موضوعات مرتبط
مهندسی و علوم پایه
مهندسی کامپیوتر
نظریه محاسباتی و ریاضیات
چکیده انگلیسی
Architecture-Level simulation shows that clock skew causes significant performance degradation in synchronous networks. Clock skew represents 27% and 32% of the delay variation for 45Â nm and 32Â nm technologies, respectively. Using real traffic, Architecture-Level analysis shows considerable throughput reduction for synchronous NoC under PV conditions. Throughput degradation of synchronous NoC increases rapidly with technology scaling down. 64-Cores synchronous NoC loses 30% of the nominal throughput for 45Â nm technology and 41% of throughput for 32Â nm with PV. On the other hand, 64-Cores asynchronous network throughput degradation is 12% and 13.6% for 45Â nm and 32Â nm technologies, respectively. For different NoC dimensions and using different workloads, throughput reduction for synchronous design is more than double the reduction of asynchronous design. Asynchronous scheme is preferable as technology scales.
ناشر
Database: Elsevier - ScienceDirect (ساینس دایرکت)
Journal: Journal of Parallel and Distributed Computing - Volume 102, April 2017, Pages 175-185
Journal: Journal of Parallel and Distributed Computing - Volume 102, April 2017, Pages 175-185
نویسندگان
Sayed T. Muhammad, Magdy A. El-Moursy, Ali A. El-Moursy, Hesham F.A. Hamed,